Loginių įrenginių simuliavimas Aldec Active-HDL aplinkoje

Darbo tikslas1. Susipažinti su paketo Aldec Active-HDL 7.2 SE darbine aplinka:1.1. Sukurti paprastą bandomąjį projektą;1.2. Išmokti redaguoti Verilog programos tekstą ir funkcinius blokus;1.3. Išmokti atlikti skaitmeninės schemos funkcinį simuliavimą;2. Atlikti individualią užduotį.

Laboratorinio darbo metu buvo atlikta:Susipažinta su paketo Aldec Active-HDL 7.2 SE darbine aplinka:• Projekto sukūrimas;• Pirmojo modulio (counter) sukūrimas;• Modulio counter simuliavimas;• Antrojo modulio (decoder) kūrimas;• Hierarchinio projekto kūrimas;• Hierarchinio projekto simuliavimas;