Laikmačių grupės projektavimas su active - HDL

Šiame kursiniame darbe yra atliekamas projektavimas Acitve-HDL aplinkoje. Pagrindinis darbo tikslas yra suprojektuoti 36 bitų laikmačių grupę, kuri būtų patogiai valdoma multipleksavimo metodu. Laikmačių grupei priklauso vienas 8 bitų preskaleris. Prie preskalerio prijungimas taktinis signalas kuris gali būti paduodamas iš išorinio šaltinio arba iš dviejų vidinių. Šaltinį, kuris bus naudojamas pasirenkame multiplekserio pagalba. Kiekvienas laikmatis grupėje (jų yra 8) gali būti nustatomas į inkrementavimo arba dekrementavimo rėžimą. Kiekvienam laikmačiui galima įkrauti skaičiavimo reikšmę. Taip pat kiekvieną laikmatį galima išjungti/įjungti individualiai. Papildomai kiekvienas laikmatis turi pertrauktį generuojantį signalą, jis iššaukiamas kaskart kai laikmatis yra perpildomas.